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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 591/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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7–78
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Passive Parallel Asynchronous Configuration
Figure 7–31 shows how to configure multiple Stratix II or Stratix II GX
devices using a microprocessor. This circuit is similar to the PPA
configuration circuit for a single device, except the devices are cascaded
for multi-device configuration.
Figure 7–31. Multi-Device PPA Configuration Using a Microprocessor
Notes to Figure 7–31:
(1)
If not used, the CS pin can be connected to VCC directly. If not used, the nCS pin can be connected to GND directly.
(2)
The pull-up resistor should be connected to a supply that provides an acceptable input signal for all devices in the
chain. VCC should be high enough to meet the VIH specification of the I/O on the device and the external host.
In multi-device PPA configuration the first device’s nCE pin is connected
to GND while its nCEO pin is connected to nCE of the next device in the
chain. The last device’s nCE input comes from the previous device, while
its nCEO pin is left floating. After the first device completes configuration
in a multi-device configuration chain, its nCEO pin drives low to activate
the second device’s nCE pin, which prompts the second device to begin
configuration. The second device in the chain begins configuration within
one clock cycle. Therefore, the transfer of data destinations is transparent
to the microprocessor.
Each device’s RDYnBSY pin can have a separate input to the
microprocessor. Alternatively, if the microprocessor is pin limited, all the
RDYnBSY
pins can feed an AND gate and the output of the AND gate can
feed the microprocessor. For example, if you have two devices in a PPA
GND
VCC
Address Decoder
ADDR
Memory
DATA[7..0]
nCS
CS (1)
CONF_DONE
nSTATUS
nCE
nWS
nRS
nCONFIG
RDYnBSY
nCS
CS (1)
CONF_DONE
nSTATUS
nCE
nWS
nRS
nCONFIG
RDYnBSY
Microprocessor
DATA[7..0]
VCC
DATA[7..0]
nCEO
N.C.
nCEO
(2)
DCLK
VCC (2)
DCLK
(2)
VCC
10 k
Ω
Stratix II Device 1
Stratix II Device 2
(1)
MSEL3
MSEL2
MSEL1
MSEL0
VCC
GND
10 k
Ω
10 k
Ω
10 k
Ω
MSEL3
MSEL2
MSEL1
MSEL0
VCC
GND
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
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| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
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