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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 716/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
11–7
May 2007
Stratix II Device Handbook, Volume 2
High-Speed Board Layout Guidelines
Figure 11–6. Stripline Trace Impedance with Changing Trace Width
Figure 11–7 shows stripline trace impedance with changing dielectric
height using the stripline impedance equation, keeping trace width and
trace thickness constant.
Figure 11–7. Stripline Trace Impedance with Changing Dielectric Height
As with the microstrip layout, the stripline layout impedance also
changes inversely proportional to line width and directly proportional to
height. However, the rate of change with trace height above GND is much
slower in a stripline layout compared with a microstrip layout. A stripline
layout has a signal sandwiched by FR-4 material, whereas a microstrip
layout has one conductor open to air. This exposure causes a higher
effective dielectric constant in stripline layouts compared with microstrip
80
70
60
50
40
30
20
10
0
4
4.5
5
5.5
6
6.5
7
7.5
8
8.5
9
W (mil)
Z0 (Ω)
10
Z0
T = 1.4 mils
H = 24.0 mils
80
70
60
50
40
30
20
10
0
16
20
24
28
32
36
H (mil)
Z0 (Ω)
40
44
Z0
T = 1.4 mils
W = 9.0 mils
相關PDF資料 |
PDF描述 |
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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