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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 396/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
4–17
January 2008
Stratix II Device Handbook, Volume 2
Selectable I/O Standards in Stratix II and Stratix II GX Devices
Figure 4–17. 1.5-V Differential HSTL Class II Termination
LVDS
The LVDS standard is formulated under ANSI/TIA/EIA Standard,
ANSI/TIA/EIA-644: Electrical Characteristics of Low Voltage
Differential Signaling Interface Circuits.
The LVDS I/O standard is a differential high-speed, low-voltage swing,
low-power, general-purpose I/O interface standard. In Stratix II devices,
the LVDS I/O standard requires a 2.5-V VCCIO level for the side I/O pins
in banks 1, 2, 5, and 6. The top and bottom banks have different VCCIO
requirements for the LVDS I/O standard. The LVDS clock I/O pins in
banks 9 through 12 require a 3.3-V VCCIO level. Within these banks, the
PLL[5,6,11,12]_OUT[1,2]
pins support output only LVDS
operations. The PLL[5,6,11,12]_FB/OUT2 pins support LVDS input
or output operations but cannot be configured for bidirectional LVDS
operations. The LVDS clock input pins in banks 4, 5, 7, and 8 use VCCINT
and have no dependency on the VCCIO voltage level. This standard is used
in applications requiring high-bandwidth data transfer, backplane
drivers, and clock distribution. The ANSI/TIA/EIA-644 standard
specifies LVDS transmitters and receivers capable of operating at
recommended maximum data signaling rates of 655 megabit per second
(Mbps). However, devices can operate at slower speeds if needed, and
there is a theoretical maximum of 1.923 Gbps. Stratix II and Stratix II GX
devices are capable of running at a maximum data rate of 1 Gbps and still
meet the ANSI/TIA/EIA-644 standard.
Because of the low-voltage swing of the LVDS I/O standard, the
electromagnetic interference (EMI) effects are much smaller than
complementary metal-oxide semiconductor (CMOS),
transistor-to-transistor logic (TTL), and positive (or psuedo) emitter
coupled logic (PECL). This low EMI makes LVDS ideal for applications
Differential
Transmitter
Differential
Receiver
Z0 = 50 Ω
50
Ω
50
Ω
Z0 = 50 Ω
VTT = 0.75 V
50
Ω
50
Ω
VTT = 0.75 V
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
| EPF10K40RC240-4 | IC FLEX 10K FPGA 40K 240-RQFP |
| TPSD227K006S0100 | CAP TANT 220UF 6.3V 10% 2917 |
| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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