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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 530/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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7–24
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Fast Passive Parallel Configuration
Figure 7–7 shows the timing waveform for FPP configuration when using
a MAX II device as an external host. This waveform shows the timing
when the decompression and/or the design security feature are enabled.
Figure 7–7. FPP Configuration Timing Waveform With Decompression or Design Security Feature
Enabled
Notes (1), (2)
Notes to Figure 7–7:
(1)
This timing waveform should be used when the decompression and/or design security feature are used.
(2)
The beginning of this waveform shows the device in user-mode. In user-mode, nCONFIG, nSTATUS and
CONF_DONE
are at logic high levels. When nCONFIG is pulled low, a reconfiguration cycle begins.
(3)
Upon power-up, the Stratix II or Stratix II GX device holds nSTATUS low for the time of the POR delay.
(4)
Upon power-up, before and during configuration, CONF_DONE is low.
(5)
DCLK
should not be left floating after configuration. It should be driven high or low, whichever is more convenient.
(6)
DATA[7..0]
are available as user I/O pins after configuration and the state of these pins depends on the
dual-purpose pin settings.
(7)
If needed, DCLK can be paused by holding it low. When DCLK restarts, the external host must provide data on the
DATA[7..0]
pins prior to sending the first DCLK rising edge.
nCONFIG
nSTATUS
CONF_DONE
DCLK
DATA[7..0]
User I/O
INIT_DONE
tCD2UM
tCF2ST1
tCF2CD
tCFG
tCF2CK
t
tCF2ST0
tST2CK
High-Z
User Mode
(3)
(4)
12
3
4
1
2
3
4
1
Byte 0
Byte 1
Byte 2
4
tDSU
tDH
STATUS
tDH
tCH
tCL
tCLK
Byte n
(6)
(5)
User Mode
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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