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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 517/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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7–12
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Configuration Features
than 00X0 (MSEL[1] = X, “don't care”), VCCSEL=GND selects the higher
I/O bank 3 POR trip point for 2.5-V/3.3-V signaling and VCCSEL=VCCPD
selects the lower I/O bank 3 POR trip point associated with 1.5-V/1.8-V
signaling.
For all configuration modes with MSEL[3..0] not equal to 00X0
(MSEL[1] = X
, “don't care”), if VCCIO of configuration bank 3 is powered
by 1.8-V or 1.5-V and VCCSEL = GND, the voltage supplied to this I/O
bank(s) may never reach the POR trip point, which prevents the device
from beginning configuration.
If the VCCIO of I/O bank 3 is powered by 1.5- or 1.8-V and the
configuration signals used require 3.3- or 2.5-V signaling, you should set
VCCSEL
to VCCPD to enable the 1.8-/1.5-V input buffers for configuration.
The 1.8-V/1.5-V input buffers are 3.3-V tolerant.
1
The fast passive parallel (FPP) and passive serial (PS) modes
always enable bank 3 to use the POR trip point to be consistent
with 1.8- and 1.5-V signaling, regardless of the VCCSEL setting.
Table 7–6 shows how you should set VCCSEL depending on the
configuration mode, the voltage level on VCCIO3 pins that power bank 3,
and the supported configuration input voltages.
Table 7–6. Supported VCCSEL Setting Based on Mode, VCCIO3, and Input
Configuration Voltage
Configuration
Mode
VCCIO (Bank 3)
Supported Configuration
Input Voltages
VCCSEL
All modes
3.3-V/2.5-V
GND
All modes
1.8-V/1.5-V
3.3-V/2.5-V
VCCPD (1)
All modes
1.8-V/1.5-V
VCCPD
—
3.3-V/2.5-V
1.8-V/1.5-V
Not Supported
Note to Table 7–6:
(1)
The VCCSEL pin can also be connected to GND for PS (MSEL[3..0]=0010) and
FPP (MSEL[3..0]=0000) modes.
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
| EPF10K40RC240-4 | IC FLEX 10K FPGA 40K 240-RQFP |
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| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP2S15F484I4N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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