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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 222/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
1–35
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
VCO operates within the recommended range of 500 to 1,000 MHz.
You should also set the m and n counters accordingly to keep the
VCO operating frequency in the recommended range.
Figure 1–18 shows an example waveform of the switchover feature when
using the automatic clkloss detection. Here, the inclk0 signal gets
stuck low. After the inclk0 signal is stuck at low for approximately two
clock cycles, the clock sense circuitry drives the clk0_bad signal high.
Also, because the reference clock signal is not toggling, the clk_loss
signal goes low, indicating a switch condition. Then, the switchover state
machine controls the multiplexer through the clksw signal to switch to
the secondary clock.
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