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參數(shù)資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 731/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數(shù)： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
11–21
May 2007
Stratix II Device Handbook, Volume 2
High-Speed Board Layout Guidelines
Figure 11–25. Thevenin Parallel Fly-By Termination
Active Parallel Termination
Figure 11–26 shows an active parallel termination scheme, where the
terminating resistor (RT =Zo) is tied to a bias voltage (VBIAS). In this
scheme, the voltage is selected so that the output drivers can draw current
from the high- and low-level signals. However, this scheme requires a
separate voltage source that can sink and source currents to match the
output transfer rates.
Figure 11–26. Active Parallel Termination
Zo = 50 Ω
R2
R1
VCC
Receiver/Load
Pad
Source
Zo = 50 Ω
RT = Zo
S
L
VBIAS
Stub
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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