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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 356/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
3–23
January 2008
Stratix II Device Handbook, Volume 2
External Memory Interfaces in Stratix II and Stratix II GX Devices
Figure 3–9. DQS Phase-Shift Circuitry and DQS Logic Block Connections
Notes to Figure 3–9:
(1)
All features of the DQS phase-shift circuitry and the DQS logic block are accessible from the altdqs megafunction
in the Quartus II software. You should, however, use Altera’s memory controller IP Tool Bench to generate the data
path for your memory interface.
(2)
DQS logic block is available on every DQS and DQSn pin.
(3)
There is one DQS phase-shift circuit on the top and bottom side of the device.
(4)
The input reference clock can come from CLK[15..12]p or PLL 5 for the DQS phase-shift circuitry on the top side
of the device or from CLK[7..4]p or PLL 6 for the DQS phase-shift circuitry on the bottom side of the device.
(5)
Each individual DQS and DQSn pair can have individual DQS delay settings to and from the logic array.
(6)
This register is one of the DQS IOE input registers.
6
Phase
Offset
Control
6
Phase
offset
settings
from
the
logic
arr
a
y
Phase
Offset
Settings
Input
ref
erence
cloc
k
(4)
upndn
cloc
k
enab
le
DLL
6
addnsub
Phase
Compar
ator
Dela
y
Chains
Up/Do
wn
Counter
DQ
EN
Update
Enab
le
Circuitr
y
6
DQS
Dela
y
Settings
to
and
from
the
Logic
Arr
a
y
(5)
DQS
Dela
y
Settings
from
the
DQS
Phase-Shift
Circuitr
y
DQS
or
DQSn
DQS
Dela
y
Chain
Bypass
DQS
Logic
Bloc
k
(2)
DQS
Logic
Bloc
k
(2)
DQS
Logic
Bloc
k
(2)
DQS
Phase-Shift
Circuitr
y
(3)
DQS
or
DQSn
DQS
or
DQSn
NOT
Postamble
Circuitry
gated_dqs
control
DQS
bus
PRN
CLRN
Q
DFF
reset
EnableN
A
B
V
CC
DQS'
SCLR
(6)
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
| EPF10K40RC240-4 | IC FLEX 10K FPGA 40K 240-RQFP |
| TPSD227K006S0100 | CAP TANT 220UF 6.3V 10% 2917 |
| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP2S15F484I4N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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