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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 16/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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2–94
Altera Corporation
Stratix II Device Handbook, Volume 1
May 2007
I/O Structure
Table 2–18 summarizes Stratix II MultiVolt I/O support.
The TDO and nCEO pins are powered by VCCIO of the bank that they reside
in. TDO is in I/O bank 4 and nCEO is in I/O bank 7.
Ideally, the VCC supplies for the I/O buffers of any two connected pins are
at the same voltage level. This may not always be possible depending on
the VCCIO level of TDO and nCEO pins on master devices and the
configuration voltage level chosen by VCCSEL on slave devices. Master
and slave devices can be in any position in the chain. Master indicates that
it is driving out TDO or nCEO to a slave device.
For multi-device passive configuration schemes, the nCEO pin of the
master device drives the nCE pin of the slave device. The VCCSEL pin on
the slave device selects which input buffer is used for nCE. When VCCSEL
is logic high, it selects the 1.8-V/1.5-V buffer powered by VCCIO. When
VCCSEL
is logic low it selects the 3.3-V/2.5-V input buffer powered by
VCCPD. The ideal case is to have the VCCIO of the nCEO bank in a master
device match the VCCSEL settings for the nCE input buffer of the slave
device it is connected to, but that may not be possible depending on the
application. Table 2–19 contains board design recommendations to
ensure that nCEO can successfully drive nCE for all power supply
combinations.
Table 2–18. Stratix II MultiVolt I/O Support
VCCIO (V)
Input Signal (V)
Output Signal (V)
1.2
1.5
1.8
2.5
3.3
1.2
1.5
1.8
2.5
3.3
5.0
1.2
v (2)
v (4)
1.5
vv
v (2)
v (3)
v
1.8
v
vv (2)
v (2)
v (3)
v
2.5
vv
v (3)
v
3.3
v
vv (3)
v (3)
vv
Notes to Table 2–18:
(1)
To drive inputs higher than VCCIO but less than 4.0 V, disable the PCI clamping diode and select the Allow LVTTL
and LVCMOS input levels to overdrive input buffer
option in the Quartus II software.
(2)
The pin current may be slightly higher than the default value. You must verify that the driving device’s VOL
maximum and VOH minimum voltages do not violate the applicable Stratix II VIL maximum and VIH minimum
voltage specifications.
(3)
Although VCCIO specifies the voltage necessary for the Stratix II device to drive out, a receiving device powered at
a different level can still interface with the Stratix II device if it has inputs that tolerate the VCCIO value.
(4)
Stratix II devices do not support 1.2-V LVTTL and 1.2-V LVCMOS. Stratix II devices support 1.2-V HSTL.
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