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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 352/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
3–19
January 2008
Stratix II Device Handbook, Volume 2
External Memory Interfaces in Stratix II and Stratix II GX Devices
×32/×36 mode, eight adjacent DQS/DQ groups are combined and one
pair of DQS/DQSn pins can drive all the DQ and parity pins in the
combined groups.
Table 3–7 shows which DQS and DQSn pins are available in each mode
and package in the Stratix II or Stratix II GX device family.
1
On the top and bottom side of the device, the DQ and DQS pins
must be configured as bidirectional DDR pins to enable the DQS
phase-shift circuitry. The DQSn pins can be configured as input,
output, or bidirectional pins. You can use the altdq and
altdqs
megafunctions to configure the DQ and DQS/DQSn
paths, respectively. However, Altera highly recommends that
you use the respective Altera memory controller IP Tool Bench
for your external memory interface data paths. The data path is
clear-text and free to use. You are responsible for your own
timing analysis if you use your own data path. If you only want
to use the DQ and/or DQS pins as inputs, you need to set the
output enable of the DQ and/or DQS pins to ground.
Stratix II or Stratix II GX side I/O banks (I/O banks 1, 2, 5, and 6) support
all the memory interfaces supported in the top and bottom I/O banks. For
optimal performance, use the Altera memory controller IP Tool Bench to
pick the data and strobe pins for these interfaces. Since these I/O banks
do not have any dedicated circuitry for memory interfacing, they can
support DDR SDRAM at speeds up to 150 MHz and other DDR memories
at speeds up to 200 MHz. You need to use the SSTL-18 Class I I/O
standard when interfacing with DDR2 SDRAM devices using pins in I/O
bank 1, 2, 5, or 6. These I/O banks do not support the SSTL-18 Class II and
Table 3–7. Available DQS and DQSn Pins in Each Mode and Package
Mode
Package
484-Pin FineLine BGA
484-Pin Hybrid FineLine BGA
672-Pin FineLine BGA
780-Pin FineLine BGA
1,020-Pin FineLine BGA
1,508-Pin FineLine BGA
×4
7, 9, 11, 13
Odd-numbered pins only
All DQS and DQSn pins
×8/×9
7,11
3, 7, 11, 15
Even-numbered pins only
×16/×18
N/A
5, 13
3, 7, 11, 15
×32/×36
N/A
5, 13
Note to Table 3–7:
(1)
The numbers correspond to the DQS and DQSn pin numbering in the Stratix II or Stratix II GX pin table. There are
two sets of DQS/DQ groups, one corresponding with the top side of the device and one with the bottom side of
the device.
相關PDF資料 |
PDF描述 |
|---|---|
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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