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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 253/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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1–62
Altera Corporation
Stratix II Device Handbook, Volume 2
July 2009
PLL Specifications
PLL
Specifications
f
See the DC & Switching Characteristics chapter in volume 1 of the
Stratix II GX Device Handbook (or the Stratix II Device Handbook) for
information about PLL timing specifications
Clocking
Stratix II and Stratix II GX devices provide a hierarchical clock structure
and multiple PLLs with advanced features. The large number of clocking
resources in combination with the clock synthesis precision provided by
enhanced and fast PLLs provides a complete clock-management solution.
Global and Hierarchical Clocking
Stratix II and Stratix II GX devices provide 16 dedicated global clock
networks and 32 regional clock networks. These clocks are organized into
a hierarchical clock structure that allows for 24 unique clock sources per
device quadrant with low skew and delay. This hierarchical clocking
scheme provides up to 48 unique clock domains within the entire
Stratix II or Stratix II GX device. Table 1–17 lists the clock resources
available on Stratix II devices.
There are 16 dedicated clock pins (CLK[15..0]) on Stratix II and
Stratix II GX devices to drive either the global or regional clock networks.
Four clock pins drive each side of the Stratix II device, as shown in
and 1–40. Enhanced and fast PLL outputs can also drive the
global and regional clock networks.
Table 1–17. Clock Resource Availability in Stratix II and Stratix II GX Devices (Part 1 of 2)
Description
Stratix II Device Availability
Stratix II GX Device Availability
Number of clock input pins
24
12
Number of global clock networks 16
16
Number of regional clock
networks
32
Global clock input sources
Clock input pins, PLL outputs, logic
array
Clock input pins, PLL outputs, logic
array, inter-transceiver clocks
Regional clock input sources
Clock input pins, PLL outputs, logic
array
Clock input pins, PLL outputs, logic
array, inter-transceiver clocks
Number of unique clock sources
in a quadrant
24 (16 global clocks and 8 regional
clocks)
24 (16 GCLK and 8 RCLK clocks)
Number of unique clock sources
in the entire device
48 (16 global clocks and 32 regional
clocks)
48 (16 GCLK and 32 RCLK clocks)
相關PDF資料 |
PDF描述 |
|---|---|
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參數描述 |
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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