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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 678/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
9–17
January 2008
Stratix II Device Handbook, Volume 2
IEEE 1149.1 (JTAG) Boundary-Scan Testing for Stratix II and Stratix II GX Devices
CLAMP Instruction Mode
The CLAMP instruction mode is used to allow the state of the signals
driven from the pins to be determined from the boundary-scan register
while the bypass register is selected as the serial path between the TDI
and TDO ports. The state of all signals driven from the pins are completely
defined by the data held in the boundary-scan register.
1
If you are testing after configuring the device, the
programmable weak pull-up resister or the bus hold feature
overrides the CLAMP value (the value stored in the update
register of the boundary-scan cell) at the pin.
HIGHZ Instruction Mode
The HIGHZ instruction mode sets all of the user I/O pins to an inactive
drive state. These pins are tri-stated until a new JTAG instruction is
executed. When this instruction is loaded into the instruction register, the
bypass register is connected between the TDI and TDO ports.
1
If you are testing after configuring the device, the
programmable weak pull-up resistor or the bus hold feature
overrides the HIGHZ value at the pin.
I/O Voltage
Support in JTAG
Chain
The JTAG chain supports several devices. However, you should use
caution if the chain contains devices that have different VCCIO levels. The
output voltage level of the TDO pin must meet the specifications of the
TDI
pin it drives. The TDI pin is powered by VCCPD (3.3 V). For Stratix II
and Stratix II GX devices, the VCCIO power supply of bank 4 powers the
TDO
pin. Table 9–3 shows board design recommendations to ensure
proper JTAG chain operation.
You can interface the TDI and TDO lines of the devices that have different
VCCIO levels by inserting a level shifter between the devices. If possible,
you should build the JTAG chain in such a way that a device with a higher
VCCIO level drives to a device with an equal or lower VCCIO level. This
way, a level shifter is used only to shift the TDO level to a level acceptable
to the JTAG tester. Figure 9–13 shows the JTAG chain of mixed voltages
and how a level shifter is inserted in the chain.
相關PDF資料 |
PDF描述 |
|---|---|
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參數描述 |
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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