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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 648/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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8–22
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Dedicated Remote System Upgrade Circuitry
RU_CLK
Input to remote system
upgrade block (driven by
FPGA logic array)
Clocks the remote system upgrade shift register and update
register so that the contents of the status, control, and update
registers can be read, and so that the contents of the update
register can be loaded. The shift register latches data on the
rising edge of this clock signal.
RU_SHIFTnLD
Input to remote system
upgrade block (driven by
FPGA logic array)
This pin determines if the shift register contents are shifted
over during the next clock edge or loaded in/out.
When this signal is driven high (1'b1), the remote system
upgrade shift register shifts data left on each rising edge of
RU_CLK
.
When RU_SHIFTnLD is driven low (1'b0) and
RU_CAPTnUPDT
is driven low (1'b0), the remote system
upgrade update register is updated with the contents of the
shift register on the rising edge of RU_CLK.
When RU_SHIFTnLD is driven low (1'b0) and
RU_CAPTnUPDT
is driven high (1'b1), the remote system
upgrade shift register captures the status register and either
the control or update register (depending on whether the
current configuration is application or factory, respectively) on
the rising edge of RU_CLK.
RU_CAPTnUPDT
Input to remote system
upgrade block (driven by
FPGA logic array)
This pin determines if the contents of the shift register are
captured or updated on the next clock edge.
When the RU_SHIFTnLD signal is driven high (1'b1), this
input signal has no function.
When RU_SHIFTnLD is driven low (1'b0) and
RU_CAPTnUPDT
is driven high (1'b1), the remote system
upgrade shift register captures the status register and either
the control or update register (depending on whether the
current configuration is application or factory, respectively) on
the rising edge of RU_CLK.
When RU_SHIFTnLD is driven low (1'b0) and
RU_CAPTnUPDT
is driven low (1'b0), the remote system
upgrade update register is updated with the contents of the
shift register on the rising edge of RU_CLK.
In local update mode, a low input on RU_CAPTnUPDT has no
function, because the update register cannot be updated in
this mode.
Table 8–8. Interface Signals between Remote System Upgrade Circuitry and FPGA Logic Array (Part 2
of 3)
Signal Name
Signal Direction
Description
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
| EPF10K40RC240-4 | IC FLEX 10K FPGA 40K 240-RQFP |
| TPSD227K006S0100 | CAP TANT 220UF 6.3V 10% 2917 |
| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP2S15F484I4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F484I4N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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