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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 348/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
3–15
January 2008
Stratix II Device Handbook, Volume 2
External Memory Interfaces in Stratix II and Stratix II GX Devices
Stratix II and Stratix II GX DQS pins connect to the DQS pins in DDR and
DDR2 SDRAM interfaces or to the QK pins in RLDRAM II interfaces. The
DQSn pins are not used in these interfaces. Connect the Stratix II or
Stratix II GX DQS and DQSn pins to the QDRII SRAM CQ and CQ# pins,
respectively.
In every Stratix II or Stratix II GX device, the I/O banks at the top (I/O
banks 3 and 4) and bottom (I/O banks 7 and 8) of the device support DDR
memory up to 300 MHz/600 Mbps (with RLDRAM II). These I/O banks
support DQS signals and its complement DQSn signals with DQ bus
modes of ×4, ×8/×9, ×16/×18, or ×32/×36.
In ×4 mode, each DQS/DQSn pin drives up to four DQ pins within that
group. In ×8/×9 mode, each DQS/DQSn pin drives up to nine DQ pins
within that group to support one parity bit and the eight data bits. If the
parity bit or any data bit is not used, the extra DQ pins can be used as
regular user I/O pins. Similarly, with ×16/×18 and ×32/×36 modes, each
DQS/DQSn pin drives up to 18 and 36 DQ pins respectively. There are
two parity bits in the ×16/×18 mode and four parity bits in the ×32/×36
mode. Tables 3–3 through 3–6 show the number of DQS/DQ groups and
non-DQS /DQ supported in each Stratix II or Stratix II GX
density/package combination, respectively, for DLL-based
implementations.
Table 3–3. Stratix II DQS and DQ Bus Mode Support (Part 1 of 2)
Device
Package
Number of
×4 Groups
Number of
×8/×9 Groups
Number of
×16/×18 Groups
Number of
×32/×36 Groups
EP2S15
484-pin FineLine BGA
8
4
0
672-pin FineLine BGA
18
8
4
0
EP2S30
484-pin FineLine BGA
8
4
0
672-pin FineLine BGA
18
8
4
0
EP2S60
484-pin FineLine BGA
8
4
0
672-pin FineLine BGA
18
8
4
0
1,020-pin FineLine BGA
36
18
8
4
EP2S90
484-pin Hybrid FineLine BGA
8
4
0
780-pin FineLine BGA
18
8
4
0
1,020-pin FineLine BGA
36
18
8
4
1,508-pin FineLine BGA
36
18
8
4
EP2S130 780-pin FineLine BGA
18
8
4
0
1,020-pin FineLine BGA
36
18
8
4
1,508-pin FineLine BGA
36
18
8
4
相關PDF資料 |
PDF描述 |
|---|---|
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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