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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 333/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
3–3
January 2008
Stratix II Device Handbook, Volume 2
External Memory Interfaces in Stratix II and Stratix II GX Devices
Table 3–1 summarizes the maximum clock rate Stratix II and Stratix II GX
devices can support with external memory devices.
This chapter describes the hardware features in Stratix II and Stratix II GX
devices that facilitate the high-speed memory interfacing for each DDR
memory standard. This chapter focuses primarily on the DLL-based
implementation. The PLL-based implementation is described in
application notes. It then lists the Stratix II and Stratix II GX feature
enhancements from Stratix devices and briefly explains how each
memory standard uses the Stratix II and Stratix II GX features.
f
You can use this document with the following documents:
■
Table 3–1. Stratix II and Stratix II GX Maximum Clock Rate Support for External Memory Interfaces
Notes (1), (2)
Memory Standards
–3 Speed Grade (MHz)
–4 Speed Grade (MHz)
–5 Speed Grade (MHz)
DLL-Based
PLL-Based
DLL-Based PLL-Based
DLL-Based
PLL-Based
333
200
267
167
233
167
DDR SDRAM (3)
200
150
200
133
200
100
RLDRAM II
300
200
250 (4)
175
200
175
QDRII SRAM
300
200
250
167
250
167
QDRII+ SRAM
300
250
250
Notes to Table 3–1:
(1)
Memory interface timing specifications are dependent on the memory, board, physical interface, and core logic.
Refer to each memory interface application note for more details on how each specification was generated.
(2)
The respective Altera MegaCore function and the EP2S60F1020C3 timing information featured in the Quartus II
software version 6.0 was used to define these clock rates.
(3)
This applies for interfaces with both modules and components.
(4)
You must underclock a 300-MHz RLDRAM II device to achieve this clock rate.
(5)
resynchronization. For more information, see the Altera web site at www.altera.com. For interfaces running at
267 MHz or below, continue to use the static resynchronization data path currently supported by the released
version of the MegaCore function.
(6)
The lowest frequency at which a QDRII+ SRAM device can operate is 238 MHz. Therefore, the PLL-based
implementation does not support the QDRII+ SRAM interface.
相關PDF資料 |
PDF描述 |
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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