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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 554/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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7–46
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Passive Serial Configuration
Table 7–13 shows the AS timing parameters for Stratix II devices.
Passive Serial
Configuration
PS configuration of Stratix II and Stratix II GX devices can be performed
using an intelligent host, such as a MAX II device or microprocessor with
flash memory, an Altera configuration device, or a download cable. In the
PS scheme, an external host (MAX II device, embedded processor,
configuration device, or host PC) controls configuration. Configuration
data is clocked into the target Stratix II or Stratix II GX device via the
DATA0
pin at each rising edge of DCLK.
1
The Stratix II and Stratix II GX decompression and design
security features are fully available when configuring your
Stratix II or Stratix II GX device using PS mode.
Table 7–14 shows the MSEL pin settings when using the PS configuration
scheme.
Table 7–13. AS Timing Parameters for Stratix II Devices
Symbol
Parameter
Condition
Minimum
Typical
Maximum
tCF2ST1
nCONFIG
high to nSTATUS high
100
tDSU
Data setup time before falling edge
on DCLK
7
tDH
Data hold time after falling edge on
DCLK
0
tCH
DCLK
high time
10
tCL
DCLK
low time
10
tCD2UM
CONF_DONE
high to user mode
20
100
Table 7–14. Stratix II and Stratix II GX MSEL Pin Settings for PS
Configuration Schemes
Configuration Scheme
MSEL3 MSEL2 MSEL1 MSEL0
PS
0
010
PS when using Remote System Upgrade (1)
0
110
Note to Table 7–14:
(1)
This scheme requires that you drive the RUnLU pin to specify either remote
update or local update. For more information about remote system upgrade in
Stratix II devices, refer to the Remote System Upgrades With Stratix II &
Stratix II GX Devices chapter in volume 2 of the Stratix II Device Handbook or the
Remote System Upgrades With Stratix II & Stratix II GX Devices chapter in volume 2
of the Stratix II GX Device Handbook.
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
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| TPSD227K006S0100 | CAP TANT 220UF 6.3V 10% 2917 |
| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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