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參數(shù)資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 296/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數(shù)： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
2–5
January 2008
Stratix II Device Handbook, Volume 2
TriMatrix Embedded Memory Blocks in Stratix II and Stratix II GX Devices
Table 2–5 summarizes the byte selection.
M-RAM Blocks
M-RAM blocks support byte enables for any combination of data widths
of 16, 18, 32, 36, 64, and 72 bits. For memory block configurations with
widths of less than two bytes (×16/×18), the byte-enable feature is not
supported. In the ×128 and ×144 simple dual-port modes, the two sets of
byte enable signals (byteena_a and byteena_b) combine to form the
necessary 16 byte enables. In ×128 and ×144 modes, byte enables are only
supported when using single clock mode. However, the Quartus II
software can implement byte enables in other clocking modes for ×128 or
×144 widths but will use twice as many M-RAM resources. If clock
enables are used in ×128 or ×144 mode, you must use the same clock
enable setting for both the A and B ports. Table 2–6 summarizes the byte
selection for M-RAM blocks.
Table 2–5. Byte Enable for Stratix II and Stratix II GX M4K Blocks
byteena
[3..0]
data ×16
data ×18
data ×32
data ×36
[0] = 1
[7..0]
[8..0]
[7..0]
[8..0]
[1] = 1
[15..8]
[17..9]
[15..8]
[17..9]
[2] = 1
-
[23..16]
[26..18]
[3] = 1
-
[31..24]
[35..27]
Note to Table 2–5:
(1)
Any combination of byte enables is possible.
Table 2–6. Byte Enable for Stratix II and Stratix II GX M-RAM Blocks
byteena
data ×16
data ×18
data ×32
data ×36
data ×64
data ×72
[0] = 1
[7..0]
[8..0]
[7..0]
[8..0]
[7..0]
[8..0]
[1] = 1
[15..8]
[17..9]
[15..8]
[17..9]
[15..8]
[17..9]
[2] = 1
-
[23..16]
[26..18]
[23..16]
[26..18]
[3] = 1
-
[31..24]
[35..27]
[31..24]
[35..27]
[4] = 1
-
[39..32]
[44..36]
[5] = 1
-
[47..40]
[53..45]
[6] = 1
-
[55..48]
[62..54]
[7] = 1
-
[63..56]
[71..63]
Note to Table 2–6:
(1)
Any combination of byte enables is possible.
相關PDF資料 |
PDF描述 |
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