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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 492/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
6–25
January 2008
Stratix II Device Handbook, Volume 2
DSP Blocks in Stratix II and Stratix II GX Devices
The 36-bit multiplier is useful for applications requiring more than 18-bit
precision, for example, for mantissa multiplication of precision floating-
point arithmetic applications.
Multiply Accumulate Mode
In multiply accumulate mode, the output of the multiplier stage feeds the
adder/output block which is configured as an accumulator or subtractor.
Figure 6–10 shows the DSP block configured to operate in multiply
accumulate mode.
Figure 6–10. Multiply Accumulate Mode
Notes to Figure 6–10:
(1)
The signa and signb signals are the same in the multiplier stage and the adder/output block.
(2)
These signals are not registered or registered once to match the data path pipeline.
(3)
You can send these signals through either one or two pipeline registers.
(4)
These signals match the latency of the data path.
A single DSP block can implement up to two independent 18-bit
multiplier accumulators. The Quartus II software implements smaller
multiplier accumulators by tying the unused lower-order bits of the 18-bit
multiplier to ground.
The multiplier accumulator output can be up to 52-bits wide to account
for a 36-bit multiplier result with 16-bits of accumulation. In this mode,
the DSP block uses output registers and the accum_sload and overflow
CLRN
DQ
ENA
CLRN
DQ
ENA
Data A
Data B
Data Out
overflow
shiftoutb
shiftouta
shiftina
shiftinb
CLRN
DQ
ENA
CLRN
DQ
ENA
Accumulator
accum_sload (3)
DQ
ENA
Q1.15
Round/
Saturate
accum_sload_upper_data (3)
Q1.15
Round/
Saturate
mult_saturate (2)
mult_round (2)
accum_saturate (3)
accum_round (3)
addnsub (3)
signa (1), (3)
signb (1), (3)
signa (1), (2)
signb (1), (2)
aclr[3..0]
clock[3..0]
ena[3..0]
mult_is_saturated (4)
accum_is_saturated (4)
DQ
ENA
DQ
ENA
DQ
ENA
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
| EPF10K40RC240-4 | IC FLEX 10K FPGA 40K 240-RQFP |
| TPSD227K006S0100 | CAP TANT 220UF 6.3V 10% 2917 |
| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP2S15F484I4N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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