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參數(shù)資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 531/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數(shù)： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
7–25
January 2008
Stratix II Device Handbook, Volume 2
Configuring Stratix II and Stratix II GX Devices
Table 7–10 defines the timing parameters for Stratix II and Stratix II GX
devices for FPP configuration when the decompression and/or the
design security feature are enabled.
f
Device configuration options and how to create configuration files are
discussed further in the Software Settings chapter in the Configuration
Handbook.
Table 7–10. FPP Timing Parameters for Stratix II and Stratix II GX Devices With Decompression or Design
Security Feature Enabled
Symbol
Parameter
Min
Max
Units
tCF2CD
nCONFIG
low to CONF_DONE low
800
ns
tCF2ST0
nCONFIG
low to nSTATUS low
800
ns
tCFG
nCONFIG
low pulse width
2
s
tSTATUS
nSTATUS
low pulse width
10
100 (2)
s
tCF2ST1
nCONFIG
high to nSTATUS high
100 (2)
s
tCF2CK
nCONFIG
high to first rising edge on DCLK
100
s
tST2CK
nSTATUS
high to first rising edge of DCLK
2
s
tDSU
Data setup time before rising edge on DCLK
5
ns
tDH
Data hold time after rising edge on DCLK
30
ns
tCH
DCLK
high time
4
ns
tCL
DCLK
low time
4
ns
tCLK
DCLK
period
10
ns
fMAX
DCLK
frequency
100
MHz
tDATA
Data rate
200
Mbps
tR
Input rise time
40
ns
tF
Input fall time
40
ns
tCD2UM
CONF_DONE
high to user mode (3)
20
100
s
tCD2CU
CONF_DONE
high to CLKUSR enabled
4
maximum
DCLK
period
tCD2UMC CONF_DONE high to user mode with
CLKUSR option on
tCD2CU + (299
CLKUSR period)
Notes to Table 7–10:
(1)
These timing parameters should be used when the decompression and design security feature are used.
(2)
This value is obtainable if users do not delay configuration by extending the nCONFIG or nSTATUS low pulse
width.
(3)
The minimum and maximum numbers apply only if the internal oscillator is chosen as the clock source for starting
up the device.
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