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參數(shù)資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 193/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數(shù)： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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1–8
Altera Corporation
Stratix II Device Handbook, Volume 2
July 2009
Enhanced PLLs
External Clock Outputs
Enhanced PLLs 5, 6, 11, and 12 each support up to six single-ended clock
outputs (or three differential pairs). See Figure 1–4.
Figure 1–4. External Clock Outputs for Enhanced PLLs 5, 6, 11 and 12
Notes to Figure 1–4:
(1)
These clock output pins can be fed by any one of the C[5..0] counters.
(2)
These clock output pins are used as either external clock outputs or for external feedback. If the design uses external
feedback input pins, you will lose one (or two, if fBIN is differential) dedicated output clock pin.
(3)
These external clock enable signals are available only when using the altclkctrl megafunction.
Any of the six output counters C[5..0] can feed the dedicated external
clock outputs, as shown in Figure 1–5. Therefore, one counter or
frequency can drive all output pins available from a given PLL. The
dedicated output clock pins (PLL_OUT) from each enhanced PLL are
powered by a separate power pin (e.g., VCC_PLL5_OUT, VCC_PLL6_OUT,
etc.), reducing the overall output jitter by providing improved isolation
from switching I/O pins.
Enhanced
PLL
C0
C1
C2
C4
C5
C3
extclken0
extclken1
PLL#_OUT0p
(1)
PLL#_OUT0n
(1)
extclken2
extclken3
PLL#_OUT1p
(1)
PLL#_OUT1n
(1)
extclken4
extclken5
PLL#_OUT2p
(1), (2)
PLL#_OUT2n
(1), (2)
(3)
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PDF描述 |
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