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參數資料
型號: EP2S15F484C5N
廠商: Altera
文件頁數: 494/768頁
文件大小: 0K
描述: IC STRATIX II FPGA 15K 484-FBGA
產品培訓模塊: Three Reasons to Use FPGA's in Industrial Designs
標準包裝: 20
系列: Stratix® II
LAB/CLB數: 780
邏輯元件/單元數: 15600
RAM 位總計: 419328
輸入/輸出數: 342
電源電壓: 1.15 V ~ 1.25 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 484-BBGA
供應商設備封裝: 484-FBGA(23x23)
其它名稱: 544-1876
EP2S15F484C5N-ND
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Altera Corporation
6–27
January 2008
Stratix II Device Handbook, Volume 2
DSP Blocks in Stratix II and Stratix II GX Devices
Figure 6–11. Two-Multiplier Adder Mode
Notes to Figure 6–11:
(1)
These signals are not registered or registered once to match the data path pipeline.
(2)
You can send these signals through a pipeline register. The pipeline length can be set to 1 or 2.
(3)
These signals match the latency of the data path.
Complex Multiply
The DSP block can be configured to implement complex multipliers using
the two-multiplier adder mode. A single DSP block can implement one
18 × 18-bit complex multiplier or two 9 × 9-bit complex multipliers.
A complex multiplication can be written as:
(a + jb) × (c + jd) = ((a × c) – (b × d)) + j ((a × d) + (b × c))
To implement this complex multiplication within the DSP block, the real
part ((a × c) – (b × d)) is implemented using two multipliers feeding one
subtractor block while the imaginary part ((a × d) + (b × c)) is implemented
using another two multipliers feeding an adder block, for data up to
18-bits. Figure 6–12 shows an 18-bit complex multiplication. For data
widths up to 9-bits, a DSP block can perform two separate complex
Adder/
Subtractor/
Accumulator
1
PRN
CLRN
DQ
ENA
Q1.15
Round/
Saturate
Data A 1
Data B 1
shiftinb
shiftina
CLRN
DQ
ENA
CLRN
DQ
ENA
shiftouta
shiftoutb
CLRN
DQ
ENA
Data Out 1
aclr[3..0]
clock[3..0]
ena[3..0]
signa (1)
signb (1)
mult_saturate (1)
mult_round (1)
signa (2)
signb (2)
addnsub_round (2)
addnsub1 (2)
mult1_is_saturated (3)
mult0_is_saturated (3)
Q1.15
Rounding
PRN
CLRN
DQ
ENA
Q1.15
Round/
Saturate
Data A 2
Data B 2
DQ
ENA
CLRN
DQ
ENA
DQ
ENA
DQ
ENA
DQ
ENA
DQ
ENA
相關PDF資料
PDF描述
REC3-4809SRWZ/H/B CONV DC/DC 3W 18-72VIN 09VOUT
EPF10K40RC240-4 IC FLEX 10K FPGA 40K 240-RQFP
TPSD227K006S0100 CAP TANT 220UF 6.3V 10% 2917
HAZ331MBABRBKR CAP CER 330PF 1KV 20% RADIAL
NCP1086ST-33T3G IC REG LDO 3.3V 1.5A SOT223
相關代理商/技術參數
參數描述
EP2S15F484I4 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F484I4N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C4 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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