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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 74/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
5–19
April 2011
Stratix II Device Handbook, Volume 1
DC & Switching Characteristics
Pin Capacitance
Table 5–32 shows the Stratix II device family pin capacitance.
Table 5–31. Series & Differential On-Chip Termination Specification for Left & Right I/O Banks
Symbol
Description
Conditions
Resistance Tolerance
Commercial
Max
Industrial
Max
Unit
25-
Ω RS
3.3/2.5
Internal series termination without
calibration (25-
Ω setting)
VCCIO = 3.3/2.5 V
±30
%
50-
Ω R
S
3.3/2.5/1.8
Internal series termination without
calibration (50-
Ω setting)
VCCIO = 3.3/2.5/1.8 V
±30
%
50-
Ω R
S 1.5
Internal series termination without
calibration (50-
Ω setting)
VCCIO = 1.5 V
±36
%
RD
Internal differential termination for
LVDS or HyperTransport technology
(100-
Ω setting)
VCCIO = 2.5 V
±20
±25
%
Table 5–32. Stratix II Device Capacitance
Symbol
Parameter
Typical
Unit
CIOTB
Input capacitance on I/O pins in I/O banks 3, 4, 7, and 8.
5.0
pF
CIOL R
Input capacitance on I/O pins in I/O banks 1, 2, 5, and 6, including high-
speed differential receiver and transmitter pins.
6.1
pF
CCLKTB
Input capacitance on top/bottom clock input pins: CLK[4..7] and
CLK[12..15]
.
6.0
pF
CCLKLR
Input capacitance on left/right clock inputs: CLK0, CLK2, CLK8, CLK10.
6.1
pF
CCLKLR+
Input capacitance on left/right clock inputs: CLK1, CLK3, CLK9, and
CLK11
.
3.3
pF
COUTFB
Input capacitance on dual-purpose clock output/feedback pins in PLL
banks 9, 10, 11, and 12.
6.7
pF
Note to Table 5–32:
(1)
Capacitance is sample-tested only. Capacitance is measured using time-domain reflections (TDR). Measurement
accuracy is within ±0.5pF
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
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| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
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相關代理商/技術參數 |
參數描述 |
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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