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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 732/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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11–22
Altera Corporation
Stratix II Device Handbook, Volume 2
May 2007
Termination Schemes
Figure 11–27 shows the active parallel fly-by termination scheme.
Figure 11–27. Active Parallel Fly-By Termination
Series-RC Parallel Termination
A series-RC parallel termination scheme uses a resistor and capacitor
(series-RC) network as the terminating impedance. RT is equal to Z0. The
capacitor must be large enough to filter the constant flow of DC current.
For data patterns with long strings of 1 or 0, this termination scheme may
delay the signal beyond the design thresholds, depending on the size of
the capacitor.
Capacitors smaller than 100 pF diminish the effectiveness of termination.
The capacitor blocks low-frequency signals while passing high-frequency
signals. Therefore, the DC loading effect of RT does not have an impact on
the driver, as there is no DC path to ground. The series-RC termination
scheme requires balanced DC signaling, the signals spend half the time
on and half the time off. AC termination is typically used if there is more
than one load (see Figure 11–28).
Figure 11–28. Series-RC Parallel Termination
Zo = 50 Ω
RT = Zo
VBIAS
Receiver/Load
Pad
Source
Zo= 50 Ω
RT = Zo
C
S
L
Stub
相關PDF資料 |
PDF描述 |
|---|---|
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