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參數資料
型號: EP2S15F484C5N
廠商: Altera
文件頁數: 353/768頁
文件大小: 0K
描述: IC STRATIX II FPGA 15K 484-FBGA
產品培訓模塊: Three Reasons to Use FPGA's in Industrial Designs
標準包裝: 20
系列: Stratix® II
LAB/CLB數: 780
邏輯元件/單元數: 15600
RAM 位總計: 419328
輸入/輸出數: 342
電源電壓: 1.15 V ~ 1.25 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 484-BBGA
供應商設備封裝: 484-FBGA(23x23)
其它名稱: 544-1876
EP2S15F484C5N-ND
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3–20
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Stratix II and Stratix II GX DDR Memory Support Overview
1.8-V HSTL Class II I/O standards on output and bidirectional pins, but
you can use SSTL-18 Class I or 1.8-V HSTL Class I I/O standards for
memory interfaces.
1
The Altera memory controller IP Tool Bench generates the
optimal pin constraints that allow you to interface these
memories at high frequency.
Table 3–8 shows the maximum clock rate supported for the DDR SDRAM
interface in the Stratix II or Stratix II GX device side I/O banks.
Clock Pins
You can use any of the DDR I/O registers to generate clocks to the
memory device. For better performance, use the same I/O bank as the
data and address/command pins.
Command and Address Pins
You can use any of the user I/O pins in the top or bottom bank of the
device for commands and addresses. For better performance, use the
same I/O bank as the data pins.
Other Pins (Parity, DM, ECC and QVLD Pins)
You can use any of the DQ pins for the parity pins in Stratix II and
Stratix II GX devices. The Stratix II or Stratix II GX device family has
support for parity in the ×8/×9, ×16/×18, and ×32/×36 mode. There is
one parity bit available per 8 bits of data pins.
The data mask, DM, pins are only required when writing to DDR
SDRAM, DDR2 SDRAM, and RLDRAM II devices. A low signal on the
DM pins indicates that the write is valid. If the DM signal is high, the
memory will mask the DQ signals. You can use any of the I/O pins in the
same bank as the DQ pins (or the RLDRAM II SIO’s and QDRII SRAM’s
D pins) for the DM signals. Each group of DQS and DQ signals in DDR
Table 3–8. Maximum Clock Rate for DDR and DDR2 SDRAM in Stratix II or Stratix II GX Side I/O Banks
Stratix II or Stratix II GX
Device Speed Grade
DDR SDRAM
(MHz)
DDR2 SDRAM
(MHz)
QDRII SRAM
(MHz)
RLDRAM II
(MHz)
-3
150
200
-4
133
167
175
-5
133
167
175
相關PDF資料
PDF描述
REC3-4809SRWZ/H/B CONV DC/DC 3W 18-72VIN 09VOUT
EPF10K40RC240-4 IC FLEX 10K FPGA 40K 240-RQFP
TPSD227K006S0100 CAP TANT 220UF 6.3V 10% 2917
HAZ331MBABRBKR CAP CER 330PF 1KV 20% RADIAL
NCP1086ST-33T3G IC REG LDO 3.3V 1.5A SOT223
相關代理商/技術參數
參數描述
EP2S15F484I4 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F484I4N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C4 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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