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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 544/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
7–37
January 2008
Stratix II Device Handbook, Volume 2
Configuring Stratix II and Stratix II GX Devices
1
To begin configuration, power the VCCINT, VCCIO, and VCCPD
voltages (for the banks where the configuration and JTAG pins
reside) to the appropriate voltage levels.
The serial clock (DCLK) generated by the Stratix II and Stratix II GX
devices controls the entire configuration cycle and provides the timing for
the serial interface. Stratix II and Stratix II GX devices use an internal
oscillator to generate DCLK. Using the MSEL[] pins, you can select to use
either a 40- or 20-MHz oscillator.
1
Only the EPCS16 and EPCS64 devices support a DCLK up to
40-MHz clock; other EPCS devices support a DCLK up to
20-MHz. Refer to the Serial Configuration Devices Data Sheet for
more information. The EPCS4 device only supports the smallest
Stratix II (EP2S15) device, which is when the SOF compression
is enabled. Because of its insufficient memory capacity, the
EPCS1 device does not support any Stratix II devices.
Table 7–12 shows the active serial DCLK output frequencies.
In both AS and fast AS configuration schemes, the serial configuration
device latches input and control signals on the rising edge of DCLK and
drives out configuration data on the falling edge. Stratix II and
Stratix II GX devices drive out control signals on the falling edge of DCLK
and latch configuration data on the falling edge of DCLK.
In configuration mode, Stratix II and Stratix II GX devices enable the
serial configuration device by driving the nCSO output pin low, which
connects to the chip select (nCS) pin of the configuration device. The
Stratix II and Stratix II GX devices use the serial clock (DCLK) and serial
data output (ASDO) pins to send operation commands and/or read
address signals to the serial configuration device. The configuration
device provides data on its serial data output (DATA) pin, which connects
to the DATA0 input of the Stratix II and Stratix II GX devices.
Table 7–12. Active Serial DCLK Output Frequency
Oscillator
Minimum
Typical
Maximum
Units
40 MHz (1)
20
26
40
MHz
20 MHz
10
13
20
MHz
Note to Table 7–12:
(1)
Only the EPCS16 and EPCS64 devices support a DCLK up to 40-MHz clock; other
EPCS devices support a DCLK up to 20-MHz. Refer to the Serial Configuration
volume 2 of the Configuration Handbook for more information.
相關PDF資料 |
PDF描述 |
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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