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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 644/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
8–19
January 2008
Stratix II Device Handbook, Volume 2
Remote System Upgrades with Stratix II and Stratix II GX Devices
Remote System Upgrade State Machine
The remote system upgrade control and update registers have identical
bit definitions, but serve different roles (see Table 8–3 on page 8–15).
While both registers can only be updated when the FPGA is loaded with
a factory configuration image, the update register writes are controlled by
the user logic, and the control register writes are controlled by the remote
system upgrade state machine.
In factory configurations, the user logic should send the AnF bit (set high),
the page address, and watchdog timer settings for the next application
configuration bit to the update register. When the logic array
configuration reset (RU_nCONFIG) goes high, the remote system upgrade
state machine updates the control register with the contents of the update
register and initiates system reconfiguration from the new application
page.
In the event of an error or reconfiguration trigger condition, the remote
system upgrade state machine directs the system to load a factory or
application configuration (page zero or page one, based on mode and
error condition) by setting the control register accordingly. Table 8–6 lists
the contents of the control register after such an event occurs for all
possible error or trigger conditions.
The remote system upgrade status register is updated by the dedicated
error monitoring circuitry after an error condition but before the factory
configuration is loaded.
Table 8–6. Control Register Contents After an Error or Reconfiguration
Trigger Condition
Reconfiguration
Error/Trigger
Control Register Setting
Remote Update
Local Update
nCONFIG
reset
All bits are 0
PGM[6..0] = 7'b0000001
AnF = 1
All other bits are 0
nSTATUS
error
All bits are 0
CORE
triggered
reconfiguration
Update register
PGM[6..0] = 7'b0000001
AnF = 1
All other bits are 0
CRC
error
All bits are 0
Wd
time out
All bits are 0
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
| EPF10K40RC240-4 | IC FLEX 10K FPGA 40K 240-RQFP |
| TPSD227K006S0100 | CAP TANT 220UF 6.3V 10% 2917 |
| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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